14nm 节点上，一颗 SoC 的静态漏电可能吃掉了整颗芯片 40% 的功耗预算。这话不是我说的——是我们做完一整块 die 的 IR drop 仿真之后，盯着那个热成像图，沉默了好久才憋出的一句感慨。做架构的，谁没被功耗模型坑过？
你拿到的功耗估算报告，RTL 阶段看着还挺漂亮，但是流片回来实测，高负载场景下直接多了 3 瓦。3 瓦啊！挪到手机的电池续航上，可能就是亮屏时间减 20 分钟。这时候再去查，往往是那套功耗分析链路里的某一个假设条件太理想了。说实话，功耗分析这个事儿，它不是拿个 EDA 工具跑一遍就能交差的。它得从半导体物理一路拆到操作系统的调度算法。
功耗分析的底座，是把物理世界建模成电流。
拆了晶体管：动态功耗的四个维度
教科书上那个 P=½CV²f，但凡做过实际工程的人都清楚它有多粗糙。它把开关功耗简化成了一个电容充放电模型，但真实的情况是——每一次翻转的瞬时电流波形根本不是方波。我们看一个反相器链的 Spice 仿真，输出爬坡的那段，PMOS 和 NMOS 会有一个短暂的共通的区间。这就是所谓的 crowbar current，或者叫短路功耗。频率越高，这部分占比越大。在 2GHz 以上的设计里，它能占到动态功耗的 10%～15%。
然后再叠加上 glitch 功耗。组合逻辑路径上的毛刺，在时钟沿之间无谓地翻转，产生的功耗纯粹是浪费。前段设计的时候约束没设好，或者综合策略激进，毛刺功耗能轻松拉高 20%。所以功耗分析工具要做的是 propagation of switching activity，算 toggle rate。说起来简单，但做完时钟树综合之后，时钟路径上的 toggle rate 模型和实际后仿的偏差能让人直接血压升高。
这还没提电压降。IR drop 直接拉低局部单元的供电电压，翻转变慢，然后 timing 会出问题，功耗呢？动态功耗按 V² 比例降了，但是 total energy per operation 可能反而上升，因为频率上不去。这互相拉扯的矛盾，在 7nm 以下工艺里太常见了。我特别喜欢看那种经过多次迭代优化后的电源地网络热力图，密密麻麻的过孔，铜柱分布跟精心排兵布阵一样，透着一种暴力计算之后的秩序感。
漏电：一大片看不见的散热器
静态功耗，或者叫漏电功耗，现在已经成了先进工艺下最大的噩梦。亚阈值漏电、栅极漏电、结漏电……台积电 N5 工艺下的高阈值电压库，漏电大约在 pA/μm 级别，但是你把一个 100 平方毫米的 die 上所有晶体管沟道宽度加起来，那个数字就吓人了。更不用提 DIBL 效应让漏电随温度指数上涨。温度每升高 10°C，漏电增加百分之十几是常规操作。所以热管理和功耗分析根本就是一体两面。你不管散热，功耗模型就跑偏；功耗模型偏了，热仿真就失准——死循环。
工程上，我们用多阈值电压库混合设计，关键路径上低 Vt 快但漏电大，非关键路径上高 Vt 慢但省电。但是做功耗分析的时候，不同角落的单元到底该挂哪种库里的功耗参数？全芯片 scale line 要不要按温度反标？这又牵扯到 multi-corner multi-mode (MCMM) 分析的复杂度爆炸。用穷举法？别想了，会算到天荒地老。所以后来有了向量化的场景分析方法，挑几个典型场景：视频播放、4G 待机、游戏高帧率，把各模块活动概率标定出来，再去拟合全场景。
三个坑，踩过才知道痛
坑一：时钟门控效率被高估。 RTL 仿真里的 clock gating 覆盖率常常看着很美，95% 以上。但实际布局布线之后，gating cell 本身的插入延迟，以及由此引入的时钟偏移，可能会在局部产生新的毛刺。而且门控效率的评估不能只看寄存器有没有被门控，得看整个时钟树上的缓冲器翻转情况。解决方案：一定要用带布局布线信息的 SAIF 文件做事后反标，别拿 RTL 级的估计值做签核。同时把时钟树上的功耗单独抽出来分析，最好能做一个 clock mesh 的详细模型。
坑二：存储墙的功耗被低估。 现在 AI 芯片里，SRAM 的面积和功耗占比早就超过了计算逻辑。读取一次 256-bit 的数据，从 L2 缓存到 MAC 阵列，走的那些长线，驱动的 repeater，耗的电往往比计算本身还多。传统功耗分析习惯把 memory controller 和 PHY 分开建模，忽略了数据搬运过程的互连功耗。对策：把 NoC 或者 AXI 总线上的实际 transaction trace 输入功耗分析流程，用路由后抽出的寄生参数做网表仿真。必须让系统和物理实现联动，否则就是隔靴搔痒。
坑三：DVFS 状态的瞬态尖峰被忽略。 动态调频调压时，PLL 重新锁定、电压上升过程的 in-rush current，能在毫秒级瞬间把芯片的峰值功耗推到 steady state 的两倍以上。如果你的电源管理芯片没有预留足够的 headroom，系统直接掉电重启。很多功耗分析只看平均功耗，这种瞬态现象在 weekly report 里直接被平滑掉了。得做 transient 功耗仿真，结合板级的 PDN 阻抗模型，算出最差情况下的电压跌落。这需要跨电源完整性、热、和实时负载的多物理场协同，工具链搭起来头皮发麻，但这是从能用跨越到可靠的分水岭。
啰嗦这么多，其实就是想强调：功耗分析不是一堆数字的加减，它是对物理规律的妥协与利用。每一次功耗优化，本质上都是在重新分配那条名为“能量”的预算，拿晶体管的时间换空间，拿面积换效率，拿设计的复杂度换产品体验的上限。这里面有数学，有物理，更有大量工程上不得不做的近似。而区分一个普通架构师和首席架构师的，往往就是对这些近似所引入误差的感知与控制。
