2026-10-13 15:22:47 作者：大讲堂
所有人都在盯着制程。
3nm、2nm，好像谁先摸到谁就能拿算力时代的船票。
可你有没有注意到，英伟达H100能跑出现在的AI性能，一半功劳不在3nm制程，在台积电的CoWoS封装。
制程战打到3nm，卡脖子的地方早就换了。
先进封装已经从芯片制造的末端配套，变成了决定高端芯片性能的核心环节。
封装早就不是你理解的”套壳”
很多人对封装的印象还停留在：把做好的芯片切下来，包个塑料壳，焊上引脚，出厂完事。说白了就是个体力活，赚点加工费。
这个认知放在十年前没错，放在今天完全错了。
传统封装的核心是保护芯片、连通电路，先进封装的核心是堆叠芯片、突破摩尔定律。
摩尔定律走到今天，单位面积的晶体管密度越来越难提升，做一块大尺寸的高端芯片，良率低到离谱——一块面积超过800平方毫米的7nm芯片，良率可能不到30%，成本高到没人买得起。
那怎么办？把大芯片拆成几个小芯片（也就是Chiplet小芯粒），每个小芯片单独做，良率能到90%以上，做好了再用封装技术拼在一起，性能和整块大芯片差不多，成本直接砍半。
这就是现在先进封装的核心逻辑。
先进2.5D 3D芯片封装结构剖面示意图
技术边界其实很清晰：它不是用来取代先进制程的，是用来补先进制程的短板的。哪怕你做出来最先进的制程，想要做大算力芯片，还是得靠封装把多个芯粒拼起来。哪怕你制程落后一代，用先进封装拼出来的芯片，性能照样能追上最先进的单芯片。
说穿了，原来你要一整块整布料做衣服，顶级布料贵到织不起大尺寸，现在用小块布料拼，针脚缝得够密，拼出来的衣服比整块整布还划算，还合身。
产业卷到什么程度？产能抢破头
现在全球的科技巨头，没人敢在先进封装上躺平。
台积电把先进封装当成了下一个十年的护城河，CoWoS产能从2021年开始扩了又扩，现在还是供不应求。苹果的M系列Ultra芯片，用的就是台积电的先进封装，两颗M1 Max拼出来的M1 Ultra，性能直接翻倍，要是做整块那么大的单芯片，成本至少翻三倍，根本卖不动。
英特尔更早押注，推出的EMIB和Foveros封装技术，现在已经卖给苹果用了。三星也不甘落后，把先进封装业务拆出来单独成立部门，抢AI芯片的订单。
放在国内，长电、通富、华天这些封测厂，最近两年的资本开支翻了一倍多，都在追先进封装的产能。
说实话，三年前谁能想到，原来位于产业链末端赚辛苦钱的封测厂，现在成了资本抢着投的香饽饽？
2024全球先进封装产能份额占比饼图
不过话说回来，现在产业落地的障碍也挺明显。
第一是散热。3D堆叠把好几层芯片叠在一起，功率密度直接上去了，现在高端AI芯片的功耗都奔着1000W去了，封装如果解决不了散热，芯片跑两分钟就热宕机，再好的性能也没用。
第二是标准不统一。现在各家都有自己的Chiplet接口标准，英特尔推UCIe，台积电有自己的InFO接口，中小芯片设计公司想要做多芯片封装，得适配不同的标准，成本一下子就上去了，大部分小公司玩不起。
第三还是设备卡脖子。先进封装用到的高精度键合设备、光刻设备，大部分还是依赖进口，国内厂商在这一块的突破还需要时间。
未来三年，封装会改写产业格局
未来三年，封装会改写产业格局
未来3到5年，先进封装的渗透率会翻至少一倍，这个趋势已经没人能挡了。
AI大模型对算力的需求每半年翻一倍，制程进步跟不上，只能靠封装堆。未来几乎所有的高端算力芯片，不管是GPU还是AI训练芯片，都会用上先进封装，这个是确定的。
其次，封装会彻底改写芯片产业的分工。原来芯片设计公司做完设计，丢给代工厂做晶圆，做完再丢给封测厂，封装是最后一步。现在不一样，设计芯片的第一天，就得考虑怎么拆分芯粒，用什么封装技术，封装已经变成了前端设计环节必须考虑的核心要素，整个芯片设计的流程都会重构。
对国内产业来说，这是个难得的换道机会。我们在最先进制程上和海外的差距，确实还有十年左右，但在先进封装上的差距，不到五年，甚至部分领域已经追到了第一梯队。我们不需要先搞定3nm制程，就能用7nm制程的芯粒，通过先进封装拼出性能接近高端GPU的AI芯片，先解决国内AI产业的卡脖子问题，这个路径是走得通的。
当然，风险也很明显。先进封装现在越来越重资产，一条先进封装线的投资超过百亿，最后大概率还是头部几家玩家垄断，和制程一样，小玩家很难活下来。而且如果过度依赖封装堆料，忽略制程本身的研发，也会掉进另一个陷阱。
说白了，封装是算力时代的缝衣针，针脚好不好，直接决定你能做出多大的衣服。
接下来，就看谁能把这门手艺练到极致了。
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文章名称：芯片封装：藏在算力浪潮下的隐形革命
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